電子工程網(wǎng)站論壇PCB設計技術問答精粹

2022年06月04日 08:47:34人氣：204來源：深圳儀信電子科技有限公司

關于輸入、輸出端接的方式與規(guī)則
　　問：現(xiàn)代高速PCB設計中，為了保證信號的完整性，常常需要對器件的輸入或輸出端進行端接。請問端接的方式有哪些？采用端接的方式是由什么因素決定的？有什么規(guī)則？
　　答：端接（terminal),也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。匹配采用方式一般由BUFFER特性，拓普情況，電平種類和方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。數(shù)字電路*關鍵的是時序問題，加匹配的目的是改善信號質(zhì)量，在時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質(zhì)量穩(wěn)定；對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度滿足要求。

在處理布線密度時應注意哪些問題？
　　問：在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請問在高速（>100MHz)高密度PCB設計中有哪些技巧?
　　答：在設計高速高密度PCB時，串擾(crosstalkinterference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signalintegrity)有很大的影響。以下提供幾個注意的地方：1.控制走線特性阻抗的連續(xù)與匹配。2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的*小間距。不同芯片信號的結(jié)果可能不同。3.選擇適當?shù)亩私臃绞健?.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。5.利用盲埋孔(blind/buriedvia)來增加走線面積。

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