1.1PXIe數(shù)據(jù)采集卡的結(jié)構(gòu)
采集卡的主要技術(shù)指標(biāo)如下：4個單端模擬通道，4通道同時采樣，每個通道采樣率為100sps-8Msps可任意設(shè)定，分辨率為12bit。為了實現(xiàn)采集數(shù)據(jù)的實時存儲，采用了PCI總線與主機接口。
4個通道的輸入模擬信號經(jīng)過緩沖放大和抗混迭濾波器后分別送入4片ADC中，由采樣時鐘發(fā)生器產(chǎn)生的采樣時鐘控制對模擬信號進行采樣、保持和量化，輸出的4路12bit數(shù)據(jù)復(fù)用為一路32bit數(shù)據(jù)送入FPGA中緩存并打包成幀并加入幀號等信息。成幀后的數(shù)據(jù)受主機端程序控制，通過PCI接口控制器經(jīng)PCI總線送入主存中，根據(jù)需要進行處理或存盤，從而完成數(shù)據(jù)采集過程。
1.2PXIe數(shù)據(jù)采集卡元器件的選用
ADC采用了模擬器件公司（ADI）的AD9220子區(qū)式高速ADC，分辨率為12bit，采樣率高為10Msps，片內(nèi)帶有高速低噪聲采樣保持放大器和電壓參考源，可以簡化設(shè)計。采集卡中所有的控制和時序邏輯全部由一片F(xiàn)PGA實現(xiàn)，綜合考慮規(guī)模、速度、功耗等因素，選用了Xilinx公司的XCS30。該器件為Spartan系列FPGA，成本低速度快，可用邏輯門數(shù)為30000門。采樣時鐘發(fā)生器中DDS器件選用ADI的AD9830單片DDS集成電路，其高時鐘頻率為50MHz，內(nèi)置10bit D/A變換器，頻率控制字長32bit，頻率分辨率可達0.005Hz，*本設(shè)計的需要。PCI總線控制器選用了Cypress公司的CY7C09449（PCI-DP），其特點是接口方式靈活，具備PCI總線Master能力，可以實現(xiàn)與主存或其他Slave設(shè)備的DMA傳輸，這對保證實時高速數(shù)據(jù)采集是十分必要的。
2、提高PXIe數(shù)據(jù)采集卡性能的措施
2.1采樣時鐘發(fā)生器中低通濾波器的設(shè)計
低通濾波器的性能對保證采樣時鐘具有較低的jitter非常關(guān)鍵，因此在本設(shè)計中采用了7階橢圓低通濾波器。為了避免引入有源器件自身電噪聲，濾波器全部采用無源器件構(gòu)成，濾波器對帶外噪聲抑制比約為-60dB。
濾波器的輸入阻抗和輸出阻抗均為100Ω，高于AD9830典型應(yīng)用場合的50Ω，同時適當(dāng)調(diào)整AD9830外接的電流設(shè)置電阻使得輸出電流增大。這樣可以增大輸出信號電壓范圍，提高信號擺率（Slew Rate），有助于降低整形后時鐘信號的jitter。
2.2PXIe數(shù)據(jù)采集卡采樣時鐘設(shè)置范圍的分段
為了能產(chǎn)生較高頻率（8MHz）的采樣時鐘，在時鐘發(fā)生電路中使用了高速比較器MAX9010，其傳播延遲僅5ns。當(dāng)DDS輸出信號頻率較低的時候，信號在比較門限電平附近擺率過低，容易造成比較器多次翻轉(zhuǎn)。雖然在后面的邏輯中采用了數(shù)字低通濾波器可以有效的去除這種干擾，但是仍然會引入jitter，使得采集系統(tǒng)性能劣化。
為此，在結(jié)構(gòu)中，比較器整形后的時鐘信號又通過一個可編程分頻器。根據(jù)需要的采樣率分段設(shè)置DDS輸出頻率，同時為分頻器設(shè)置相應(yīng)的分頻比從而產(chǎn)生終的采樣時鐘。設(shè)需要的采樣時鐘頻率為，DDS輸出頻率為，分頻比為N，則有：
上述方案在實踐中被證明是非常有效的。經(jīng)過分頻器輸出的時鐘穩(wěn)定可靠，實測jitter不超過3ns，滿足數(shù)據(jù)采集系統(tǒng)的要求。
2.3PXIe數(shù)據(jù)采集卡的緩存和傳輸
當(dāng)數(shù)據(jù)采集卡以高采樣率8Msps工作時，4個通道的數(shù)據(jù)打包成幀后加上幀號等其他信息，總的數(shù)據(jù)通過率約為50MBytes/s。
在采集卡上用PCI-DP的16KB雙口RAM對數(shù)據(jù)幀進行緩存，同時通過PCI總線將數(shù)據(jù)傳送到主存中
數(shù)據(jù)先被存入Bank A，待存滿后繼續(xù)存入Bank B，同時向主機發(fā)出中斷；主機端的中斷服務(wù)程序啟動DMA傳輸，將Bank A中的數(shù)據(jù)傳輸?shù)街鞔嬷校鼴ank B存滿后數(shù)據(jù)又存到Bank A中，同時將Bank B中的數(shù)據(jù)傳到主存；這樣輪流進行，直到采集任務(wù)完成。
2.4多種觸發(fā)方式的實現(xiàn)
為了適應(yīng)盡可能多的測量要求， 數(shù)據(jù)采集卡應(yīng)當(dāng)具靈活的可編程觸發(fā)方式。在本設(shè)計中，除了可以通過主機端軟件控制的定時觸發(fā)等方式外，還可以方便的在程序中設(shè)定通過外部觸發(fā)源的電平或上升/下降沿進行觸發(fā)。通過采集卡控制邏輯中的定時器可以實現(xiàn)以20ns的步長設(shè)置的長達85秒的延時觸發(fā)，以及每通道多2K采樣點的超前觸發(fā)。各種觸發(fā)方式及相應(yīng)的控制和時序邏輯均使用Verilog語言設(shè)計并在FPGA中實現(xiàn)。